Вход Наше всё Теги codebook 无线电组件 Поиск Опросы Закон Воскресенье
5 мая

О смысле всего сущего 0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынок Объявления

Микроконтроллеры PLD, FPGA, DSP AVR PIC ARM, RISC-V Технологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты

Программируемая логика и ЦОС

Mebius (16.04.2014 11:43, просмотров: 2746)

А почему в VHDL нельзя использовать "wait for" в процессе со списком чувствительности? Или только у меня такой компилятор неправильный?

Ответить

- в симуляторе можно. а если про синтез речь, то что это такое будет физически? (то есть нельзя) - ыыыыыыыыыы(16.04.2014 15:26, )
  - Мне именно для тестбенча. Но в наглую говорит что wait for нельзя для процесса со списком чувствительности. - Mebius(16.04.2014 16:07)
    - квеста? для верилога я точно знаю, что можно, а для vhdl - принципиальных ограничений не вижу, но язык слегка того... , нужно проверить - ыыыыыыыыыы(16.04.2014 18:56, )
  - Я думаю причина в том, что VHDL создавался изначально не для разработки, а для описания/спецификаций. Вот в нём и остались приятные невозможности типа "after" и т.п. - amx(16.04.2014 16:00)