ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Пятница
26 апреля
О смысле всего сущего0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынокОбъявления
МикроконтроллерыPLD, FPGA, DSP AVRPICARM, RISC-VТехнологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты
594670 Топик полностью
POV (26.04.2015 14:26 - 14:45, просмотров: 200) ответил Mahagam на потому что первый вариант написан корректно. кстати, верилог позволяет эту запись написать заметно лаконичнее:
ХЫ... если это 
	if (load) ...;
	else ...;
заменить на это 
	if (load) ...;
	if (clock) ...;
то сразу лишних 32 ячейки сжирается.. и да - хз как будет работать при одновременности тактов. А вот это можно как-то пооптимальнее записать, без сумматоров? А то LastAdr+1 кушает почти 40 ячеек (число 18 битное). Нужно увидеть что новое число на 1 больше прежнего... хотя, не, бред.. нельзя конечно же. 
if (fA == LastAdr + 1)
Ответить