ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Пятница
26 апреля
600205 Топик полностью
=AlexD= (25.05.2015 13:00, просмотров: 236) ответил POV на Не, не компилится )))
Непести  module tst (input clock, input load, input inc, input [17:0] data, output [17:0] data_o, input shiftin, output shiftout_o); reg shiftout; reg [17:0] q; assign data_o = q; assign shiftout_o = shiftout; always @(posedge clock) begin if (load) q <= data; else if (inc) q <= q + 1; else {shiftout, q[17:0]} <= {q[17:0], shiftin}; end endmodule
image
надо придумать объяснение этому мудизму, иначе рехнуться можно