=AlexD= (04.06.2015 14:44 - 14:53, просмотров: 232) ответил =AlexD= на Ну я примерно так и предполагал, но по твоим "абстракциям" лишнего наплёл. Смотри выше как должно быть. Только секцию инициализации нужно не забыть прописать.А для полноты картины можно напялить презерватив на свечку:
module tst (input OE, input RST, input uBank, output Bank);
reg st;
wire clk;
assign Bank = RST ? uBank : st;
assign clk = RST ? 1 : OE;
always @(posedge clk) begin
st <= uBank;
end
endmodule
надо придумать объяснение этому мудизму, иначе рехнуться можно
-
- Там сыпятся всякие... POV(649 знак., 04.06.2015 14:58)