ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Среда
17 апреля
О смысле всего сущего0xFF Средства и методы разработки Мобильная и беспроводная связь Блошиный рынокОбъявления
МикроконтроллерыPLD, FPGA, DSP AVRPICARM, RISC-VТехнологии Кибернетика, автоматика, протоколы Схемы, платы, компоненты
675333 Топик полностью
misyachniy (18.05.2016 18:06, просмотров: 184) ответил Dingo на Синхронный и асинхронный интерфейсы. Требуется сцепить fifo и внешний интерфейс (см. рис.). Fifo взял готовый, он синхронный. Понимаю, что вопрос из раздела HowTo/FAQ, но как сделать так, чтобы если сигналы внешнего интерфейса будут удерживаться
Работайте по синхронно. От тактовой частоты системы. Для простоты возмем вторую картинку D_RD и D_СS сведем обычным "ИЛИ" в один сигнал например RD. Для простоты считаем что trz заведомо длиннее двух периодов клока. Запускаем RD на стандартную схему выделения фронта. На выходе схемы получаем синхронный импулсь шириной в один такт, указывающий что данные нужно затолкнуть в FIFO. Если trz короткий, то защелкивать данные в промежуточный регистр и данные забирать с него.
Ответить