Evgeny_CD, Архитектор (02.02.2017 19:10, просмотров: 1034)[Основа] Интересно, в чем все таки секрет ядра RISC-V, что оно так эффективно синтезируется в FPGA? http://caxapa.ru/733242.html
http://caxapa.ru/655544.html
Есть uRV (Micro RISC-V) core is a small-sized implementation of a 32-bit RISC-V core, targeted specifically at FPGAs -> An example implementation of an uRV-based system, incorporating a GPIO port, UART and 64 kilobytes of RAM takes 1210 LUTs, 954 FFs, 34 Block RAMs and 3 DSP cells on a Spartan-6 series FPGA, achieving a clock speed of 100 MHz (toolchain set up to minimize area). И есть Cortex-M1, ColdFire V1 ->, которые жрут в разы бобльше LE и имеют примерно параметры по быстродействию чуть ли не хуже, чем uRV. Всем секрет разработки эффективных для реализации в FPGA процессорных ядер? Я смутно представляю себе, что есть макросы под конкретный HDL, которые описывают готовые аппаратные блоки конкретного семейства. Типа блочной памяти, использования LE как маленького ОЗУ или ПЗУ и т.д. И по идее, ядро должно быть написано на некоем мегаязыке, из которого оно уже синтезируется в Verilog, скажем. С этими самыми макросами, под кокретное семейство ПЛИС. И тогда ПЛИСовый синтезатор работает максимально эффективно. Хороший претендент на роль такого мегаязыка - Chisel http://caxapa.ru/441444.html Вот достаточно свежая преза про один из RISC-V http://caxapa.ru/733265.html Кто что знает на тему суперэффективного синтеза в FPGA?
http://caxapa.ru/655544.html
Есть uRV (Micro RISC-V) core is a small-sized implementation of a 32-bit RISC-V core, targeted specifically at FPGAs -> An example implementation of an uRV-based system, incorporating a GPIO port, UART and 64 kilobytes of RAM takes 1210 LUTs, 954 FFs, 34 Block RAMs and 3 DSP cells on a Spartan-6 series FPGA, achieving a clock speed of 100 MHz (toolchain set up to minimize area). И есть Cortex-M1, ColdFire V1 ->, которые жрут в разы бобльше LE и имеют примерно параметры по быстродействию чуть ли не хуже, чем uRV. Всем секрет разработки эффективных для реализации в FPGA процессорных ядер? Я смутно представляю себе, что есть макросы под конкретный HDL, которые описывают готовые аппаратные блоки конкретного семейства. Типа блочной памяти, использования LE как маленького ОЗУ или ПЗУ и т.д. И по идее, ядро должно быть написано на некоем мегаязыке, из которого оно уже синтезируется в Verilog, скажем. С этими самыми макросами, под кокретное семейство ПЛИС. И тогда ПЛИСовый синтезатор работает максимально эффективно. Хороший претендент на роль такого мегаязыка - Chisel http://caxapa.ru/441444.html Вот достаточно свежая преза про один из RISC-V http://caxapa.ru/733265.html Кто что знает на тему суперэффективного синтеза в FPGA?