caxapa.ru :: Ну как бы не совсем медленный, да. Но параллельная шина всяко быстрее и выглядит как-то правильнее.

Apтём (19.05.2017 23:41, просмотров: 327) ответил POV_ на Чёй-то SPI медленный? Десятки мбит мало?...

Ну как бы не совсем медленный, да. Но параллельная шина всяко быстрее и выглядит как-то правильнее. Хотя конечно SPI намного проще и их модно свободно хоть 3-4 штуки повесить (на каждый функциональный блок ПЛИСы - свой spi).

Ответить

- В топку шины. Два SPI на 45-50 Мбит, один только на прием, второй только на передачу, стробирование данных, строб фрейма , запрос прерывания - можно в 10 линий уложиться. - Ruslan(20.05.2017 20:36)
  - Или QSPI на те же 50 Мегабит, я так цепляю PPC камень к CPLD - Make_Pic(02.06.2017 07:04)
  - Почему так? Apтём(193 знак., 20.05.2017 21:52)
    - Так проще с тактированием, не надо думать о возможной проблеме разбега SCLK и MISO, которая существенно заметна на больших скоростях SPI. - Ruslan(20.05.2017 22:50 - 23:39)
      - То есть у МК 1 master spi и 1 slave spi? - Apтём(20.05.2017 23:25)
        
        Да, по три вывода: SCLK, MOSI, NSS. - Ruslan(20.05.2017 23:28)
- Важно, что латентность параллельной шины сильно меньше. - Evgeny_CD(20.05.2017 00:03)
  - Латентность в данном случае = скорость. Или не так? - Apтём(20.05.2017 18:30)
  - для этого можно из CPLD можно вывести дополнительные сигналы, чтобы дергать микроконтроллер. - Make_Pic(20.05.2017 06:24)
    - Например? - Apтём(20.05.2017 18:30)

Программируемая логика и ЦОС