Evgeny_CD, Архитектор (06.07.2017 23:37, просмотров: 308)Renesas RZ/N (RZ/N1D, RZ/N1S, RZ/N1L) новое подсемейство, заточенное на хардкорное использование промышленного Ethernet. Пока есть только краткий даташЫт. Крайне интересные чипы! https://www.renesas.com/en-eu/products/microcontrollers-microprocessors/rz/rzn/rzn1d.html
* 1 или 2 ядра Cortex A7 (Revision r0p5) 500 МГц, L1 cache 16 KB/16 KB, per core, L2 cache up to 256 KB, FPU, VFPv4-D16. * Cortex M3 (Revision r2p1) до 125 МГц - сопроцессор для аппаратного ускорения RTOS и для стеков протоколов * On-chip 2MB SRAM ● Capacity: 2 MB, Separated access port per 512 KB, SEC-DED (Single Error Correct / Double Error Detect) * On-chip 4MB SRAM ● Capacity: 4 MB, Separated access port per 1 MB, SEC-DED (Single Error Correct / Double Error Detect) * DDR2/3 Controller ● 16 bits, 8bits, 8+ECC bits * Medium Speed External Bus Interface (MSEBI) ● Master and slave modes (!) – 8, 16, 32b configurable data bus - отдельно от DDR! * NAND Flash Controller, BCH ECC (Error detection and data correction), ECC Data blocks size: 256B, 512B, 1024B, ECC correction capability: 2, 4, 8, 16, 24, 32 bits errors * RIN Engine - аппаратный ускоритель работы ОСи и обработки протоколов http://caxapa.ru/659974.html - начало проекта в renesas http://caxapa.ru/665275.html - первая проба пера в кремнии RZ/T1 * HSR functionality (IEC 62439-3 edition 2.0- 2012) http://caxapa.ru/767218.html - что это такое. Чип поддерживает взрослые протоколы дублирования Ethernet * 5 Port Switch до 1G * 2× MAC instances (GMAC1, GMAC2) - до 1G * 8 UART, CAN, SPI, I2C, ADC и проч. Смотрите доку - не все опции одновременно доступны. Чип - очередной разрыв шаблона. Цен нет, и стоить он будет немало.
* 1 или 2 ядра Cortex A7 (Revision r0p5) 500 МГц, L1 cache 16 KB/16 KB, per core, L2 cache up to 256 KB, FPU, VFPv4-D16. * Cortex M3 (Revision r2p1) до 125 МГц - сопроцессор для аппаратного ускорения RTOS и для стеков протоколов * On-chip 2MB SRAM ● Capacity: 2 MB, Separated access port per 512 KB, SEC-DED (Single Error Correct / Double Error Detect) * On-chip 4MB SRAM ● Capacity: 4 MB, Separated access port per 1 MB, SEC-DED (Single Error Correct / Double Error Detect) * DDR2/3 Controller ● 16 bits, 8bits, 8+ECC bits * Medium Speed External Bus Interface (MSEBI) ● Master and slave modes (!) – 8, 16, 32b configurable data bus - отдельно от DDR! * NAND Flash Controller, BCH ECC (Error detection and data correction), ECC Data blocks size: 256B, 512B, 1024B, ECC correction capability: 2, 4, 8, 16, 24, 32 bits errors * RIN Engine - аппаратный ускоритель работы ОСи и обработки протоколов http://caxapa.ru/659974.html - начало проекта в renesas http://caxapa.ru/665275.html - первая проба пера в кремнии RZ/T1 * HSR functionality (IEC 62439-3 edition 2.0- 2012) http://caxapa.ru/767218.html - что это такое. Чип поддерживает взрослые протоколы дублирования Ethernet * 5 Port Switch до 1G * 2× MAC instances (GMAC1, GMAC2) - до 1G * 8 UART, CAN, SPI, I2C, ADC и проч. Смотрите доку - не все опции одновременно доступны. Чип - очередной разрыв шаблона. Цен нет, и стоить он будет немало.