caxapa.ru :: Ничо нипонел

mse homjak (25.12.2017 22:43, просмотров: 406) ответил POV_ на CPLD, Verilog - надо сгенерировать последовательность пар сдвиговых регистров...

Ничо нипонел assign shiftout=shift[n]; reg[n:0] shift; always @(posedge clk or posedge load) if(load==1) shift<=data; else shift[n:0]<={shift[n-1:0],shiftin};

Ответить

- Это просто сдвиговой регистр. А нужен сдвиговой регистр из пар сдвиговых регистров. Число пар при этом является параметром. - POV_(25.12.2017 22:55, )
  - А можно в графическом виде? А то как-то не совсем однозначно. "Сдвиговый регистр из пар сдвиговых регистров" кто из них с кем последовательно, кто параллельно (если параллельно)? Или вам нужен 16-битный с возможностью каскадирования и 8-мибитного Dingo(299 знак., 26.12.2017 05:27 - 06:44)
    - Ну вот как-то так... POV_(164 знак., 26.12.2017 10:57, )
      - Так надо-то? Смотрю, уже ответили, но generate тут и правда совсем не обязателен(и даже лишний). Только у меня параллельный на выход. Dingo(829 знак., 26.12.2017 11:55)
        
        Эммм.. а это точно верилог? - POV_(26.12.2017 13:16, )
        
        Нет, VHDL. Я только на нём умею и ~~сразу упомянул этот момент~~ потом затёр. Прицепите как компонент, если именно мой вариант приглянулся. Наверняка и на верилоге так можно, но я ~~не умею~~ долго возиться буду. Может Mahagam или Николай Dingo(44 знак., 26.12.2017 13:21 - 13:24)
        
        Угу, поимею в виду. Сейчас уж на одной паре регистров ручкамиописанных отлажу девайс, там буду думать над расширением. - POV_(26.12.2017 15:45, )
      - Это делается без всяких generate. Хаос(253 знак., 26.12.2017 11:39, )
        
        Но это просто сдвиговой регистр. - POV_(26.12.2017 11:46, )
        
        А что надо? Сложный? - Хаос(26.12.2017 11:48, )

Программируемая логика и ЦОС