Средства и методы разработки

[Идеальный интерфейс для микросети микроконтроллеров] Задача решена. -> 802.3bw-2015 100BASE-T1 http://caxapa.ru/838224.html
Внутриприборный интерфейс. Это означает - внутри большого железного ящика. Внутри одной 19' стойки, закрытой железной дверью. Внутри прибора гальваническая изоляция не обязательна. Ну быть может нескольких рядом стоящих стоек. Все что выходит за эти пределы - только гальваническая развязка. Ethernet кадры, либо UDP, либо вообще свой протокол. Можно свой протокол внутри поля данных TCP UDP пакета - для совместимости с нормальными сетями. Host - MCU|CPU + умеренно мощная FPGA. Lattice ECP5 http://caxapa.ru/778579.html Либо вариант с большим IO в BGA 1.0мм http://caxapa.ru/830111.html

                 LE       RAM       PLL DSP       IO   F умн.  F RAM   Цена
10CL016YF484C8G  16,000   56x9kbit  4   56 18x18  340! 200 МГц 238 МГц $18.26@60
10CL016YF484I7G  16,000   56x9kbit  4   56 18x18  340! 250 МГц 274 МГц $24.34@25
10CL016YF484C6G  16,000   56x9kbit  4   56 18x18  340! 287 МГц 315 МГц $29.20@25

Для "толстого" хоста, например, ПК, подходит 10CX105YF780I6G 284 IO, из них 236 - с питанием 1.8V макс и 48 - с питанием 3.3В. TI PHY могут иметь IO 1.8В. 1 - $146.56000 25 - $139.23760 В этом чипе также 12 шт. 12.5 Gbps Transceiver (10GBase-T SFP+ могут управлять напрямую, все необходимые блоки есть) и много других полезных ништяков (382 блока M20K - 20кбит, и 1278 блоков по 640 бит) :) Большое количество IO позволяет использовать MII PHY (16 сигналов). 16 каналов - 256 IO, как раз для 10CL016. MII удобен тактовой 25 МГц, разводить проще. FPGA является концентратором кучи наших специализированных Ethernet интерфейсов. По одной витой паре на периферийный контроллер. Периферийный контроллер. Что-нибудь из микроконтроллеров <=$2 http://caxapa.ru/832747.html Nuvoton ARM http://caxapa.ru/837495.html Holtek ARM http://caxapa.ru/837414.html Ставим мелкую ПЛИСку. SPI до 50 МГц уже не экзотика, многие имеют QSPI. Все есть на складе DigiKey

                                                                                Макс. частота МГц
                                                LE   MBlocks SRAM    PLL DSP    Сумм Счет Счет BRAM DSP SRAM
                                                     4 KBit  32Kbyte     Blocks 16b  16b  64b  
ICE5LP1K-SG48ITR50  39 I/O 48QFN 100 - $2.7573  1100 16      -       1   2      100  100  40   150  50  -
ICE5LP2K-SG48ITR50  39 I/O 48QFN 100 - $3.5451  2048 20      -       1   4      100  100  40   150  50  -
ICE40UP5K-SG48ITR50 39 I/O 48QFN 100 - $5.0551  5280 30      4       1   8      100  100  40   150  50  70

Временная синхронизация - IEEE 1588 Start Of Frame. TI PHY точно поддерживают. Полностью реализовывать IEEE 1588 не надо - он сложный, делаем сильно упрощенный вариант. Экономика 100BASE-T1 PHY - 1,000 $3.48 2 штуки ПЛИС - 100 $2.7573 = $ 9.7, пусть $10. За что, что канал связи для большинства задач не будет ограничивать взаимодействие хоста и периферийных MCU. Гибкость и универсальность на высоте. А там и гигабит решения подоспеют :) TI, который в 100М PHY заложил RGMII and SGMII, прозрачно намекает, что до гигабита совсем недалеко :)