16+
Пятница
16 ноября
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Средства и методы разработки

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
Evgeny_CD  (25.05.2018 02:05 - 25.05.2018 02:14, ссылка, ссылка, просмотров: 119)
[Как маркетинг пытается защитить мир от революции] :) Очень поучительные выводы. Предыдущее обсуждение по теме -> 
Zynq® UltraScale+™ MPSoC CG caxapa.ru/823041.html Zynq® UltraScale+™ MPSoC EG caxapa.ru/843183.html За $250...360 можно купить, при чем верх цены - это индустриальные чипы! -- 2 или 4 х Cortex-A53 1.3GHz L1 Cache 32KB I / D per core, L2 Cache 1MB, on-chip Memory 256KB ECC -- 2 х Cortex-R5 533MHz Lock-step or independent operation L1 Cache 32KB I / D per core, Tightly Coupled Memory 128KB per core -- 103 k LE -- 240 DSP Slices -- 150 блоков RAM 36kbit -- море периферии вокруг процессорных ядер! Есть порт линуха. Рай, говорите? Но диавол в деталях. -- дешевые чипы - корпуса 0.8. -- корпуса 1.0 мм начинаются от $1.5k -- чипы с трансиверами сильно дороже -- в указанных дешевых корпусах SBVA484 -- 24 HD = High-density I/O with support for I/O voltage from 1.2V to 3.3V. -- 58 HP = High-performance I/O with support for I/O voltage from 1.0V to 1.8V. -- All device package combinations bond out 214 PS I/O except ZU2EG and ZU3EG in the SBVA484 and SFVA625 packages, which bond out 170 PS I/Os. -- SFVC784 корпус 96HD, 156 HP, и минимальная цена $391 -40°C ~ 100°C -- минимальный чип в том же SFVC784 но с 4-мя трансиверами (правда, очень быстрыми, 12.5Gb/s.) $884 0°C ~ 100°C Вот и получается, что наши 6 очень мощных ядра будут курить бамбук, будучи зажатыми очень малыми числом IO выводов и возможностями DDR3/4. Ни ZBT подключить, ни много периферии. Т.е. по вычмоще DDR3 самое то, но вот быстрая работа с данными произвольного доступа - это ZBT, но никак не DDR. Но мы хитрые, а Mahagam так вообще самый хитрый. Он предложил две очень классные идеи. -- Ethernet PHY - это такой специфический канал пакетного IO -- Data strobe encoding caxapa.ru/800523.html - берем 2 и более LVDS пары для передачи в одну сторону и гоним данные с типовой скоростью от 500 мбит/сек на пару пар :) У рассматриваемых UltraScale+ Four 10/100/1000 tri-speed Ethernet MAC GMII, RGMII, and SGMII. Lattice ECP3 caxapa.ru/842257.html LFE3-17EA-6FTN256C 133 I/O 256FTBGA 1.0 мм 4 трансивера 3.2 Gbps 1 19.59 25 16.968 100 16.36 SGMII - это трансивер 8b/10b. Которых как раз 4 шт в LFE3-17EA. Получим 400Мбайт/сек дуплексный канал связи межу чипами. LVDS линки на основе Data strobe encoding тоже весьма интересны. Например, 4 пары дадут передачу 3 битов за такт, и 3 такта - 8бит + четность. Очень удобно! Получим 1.5Гбит/сек, и Хемминг (72, 64), под который есть много готовых корок, даст нам хорошую защиту от ошибок. Вот мы и добавили задешево к нашему чудо-вычислительному чипу 133 IO. А еще есть LFE3-17EA-6FN484I - 222 IO за $22.12@25 LFE3-35EA-6FN484I $33.02@60 - здесь много LE и BRAM Дальше - любимая тема с QFN модулечками :) FPGA + DDR3 на модулек 25х25мм, под BGA 0.8 и далее остальная часть под дубовые FPGA BGA 1.0 Можно начинать осваивать "RTOS программирование" Cortex-A53 ->
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7527 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVIII