-
- VHDL|Verilog не так и сложен в освоении простых вещей, (если не добиваться осознания всего-всего) а эффект неизменимо выше, чем "ЛАшечки, жопка к жопке" - Evgeny_CD(07.06.2018 22:16)
- Сложно создавать правоверные синхронные схемы. - PlainUser(08.06.2018 09:28)
- Спасибо, Капитан! ;О) - mse homjak(07.06.2018 22:31)
- VHDL|Verilog не так и сложен в освоении простых вещей, (если не добиваться осознания всего-всего) а эффект неизменимо выше, чем "ЛАшечки, жопка к жопке" - Evgeny_CD(07.06.2018 22:16)