caxapa.ru :: Джиттер и FPGA - это очень интересная тема.

Evgeny_CD, Архитектор (09.07.2018 15:04 - 15:07, просмотров: 226) ответил Yft на Походу наверное правильнее таки поставить генератор еще и на этой стороне и делить его обычным счетчиком (судя по статьям они дают меньший джиттер, чем всякие FPGA).

Джиттер и FPGA - это очень интересная тема. Нужно очень внимательно читать ДШ на выбранное семейство. Часто оказывается, что джиттер неравномерно распределен по семейству. Например, "мелкие" FPGA в семействе могут иметь кратно меньший джиттер, чем старшие чипы. А для MAX V, хотя это формально и CPLD, наоборот - старшие чипы имеют меньший джиттер.

Ответить

- 5M40Z Total jitter 0,2*UI где UI, как я понял время задержки типа 4-5нС. Т.о. почти 1нС, не слишком впечатляет. - Yft(09.07.2018 15:11)
  - У MAX 10 75 mUI и меньше на 100 МГц. - Evgeny_CD(09.07.2018 16:02)
    - Intel® MAX® 10 FPGA Device Datasheet FINPFD < 100 MHz ±750ps не впечатляет. - Yft(10.07.2018 09:59)
      - В целом FPGA и малый джиттер несовместимые вещи. Возможно, в FPGA за $10k с этим лучше, но меня это никогда не интересовало. - Evgeny_CD(10.07.2018 10:34)
        
        Кстати, заметил, что в референсных проектах они делят тактовый сигнал одиночными SN74AUP1G80DCKT а не счетчиком, наверное в этом тоже есть своя сермяжная правда? - Yft(10.07.2018 10:42)
  - это какой-то неправильный ~~мед~~ джиттер, обычно речь идет о единицах-десятках ps - AVF(09.07.2018 15:47, ссылка)

Схемы, платы, компоненты