ВходНаше всё Теги codebook PARTS Поиск Опросы Закон Понедельник
1 июня
/637260
Топик полностью
Mahagam (10.12.2015 11:43, просмотров: 5) в ответ на Не дремуч в схемотехнике :) Поэтому могу пожертвовать Си- образностью против оптимальности. Или различия между Verilog/ VHDL непринципиальны? Спасибо за ответ. - автор: KLIM83
на выходе из обоих языков - нетлист. проще говоря - схема. а по внешнему виду верилог существенно лаконичнее. я его освоил после вхдл практически за три дня, и испытал огромное облегчение в описании того что я хочу получить. 
Ответить
Ответы