ВходНаше всё Теги codebook PARTS Поиск Опросы Закон Четверг
13 августа
/913990
Топик полностью
Evgeny_CD, Архитектор (04.04.2019 00:02, просмотров: 28) в ответ на [Intel Agilex] FPGA and SoC. 10 нм!!! Под 20к умножителей на кристалле. Шина для когерентного взаимодействия с Xeon. 40 TFLOPs @ FP16. Чип для Скайнета? -> --> - автор: Evgeny_CD
На самом деле это не FPGA, а сплошное нипалово. Мастера маркетинга, млять. 1. DSP блоки научились делать FP16, но разучились делать FP64. 2. DSP в режиме FP максимум 900 МГц, а у вариантов, которые, вероятно, будут иметь разумную стоимость - 579 МГц и 507. 3. DSP в int - 900, 771, 676 МГц. 4. Клоковое дерево - 1100 МГц, 1000, 780 Оптимизация была на число элементов на кристалле, а вот с их качеством все непросто получилось. Ну и да, чудо-трансиверы сделали. Причем, похоже, пока они не вышли - в дата шЫте описаны только 58Gbps варианты.
Ответить
Ответы