Средства и методы разработки

[Высокоуровневые языки описания аппаратуры], сделанные как программные модули на универсальном языке. Сводный системный топик. Основная идея. В классическом варианте, VHDL|Verilog, пишем на HDL, потом засовываем его в специализированную тулзу, компилим в нечто, что можно исполнять, и запускаем симуляцию. В рассматриваемом варианте описали аппаратуру средствами универсального языка, тут же написали ПО, которое управляет этой аппаратурой, и просимулировали. Без промежуточных прокладок. Отладили -> Синтезировали HDL -> FPGA|ASIC