Ответы
-
- Задержка появления лог.1 на выходе TX зависит от значения BRR. При
BRR = 32 и тактовой USART2_CLK = 24MHz задержка 1.6мкс. С
увеличением BRR задержка растет. При "неправильном" значении BRR =
8 задержка 1.2 МИЛЛИСЕКУНД. - il-2(08.10.2021 11:23)
- Понятно, схема синхронная и завязана на фронт сигнала после делителя BRR. - misyachniy(08.10.2021 11:31)
- могу предположить, что тактирование не прошло, если нет делителя. а триггеры без тактирования не переключаются как-то ) - Mahagam(08.10.2021 09:38)
- Задержка появления лог.1 на выходе TX зависит от значения BRR. При
BRR = 32 и тактовой USART2_CLK = 24MHz задержка 1.6мкс. С
увеличением BRR задержка растет. При "неправильном" значении BRR =
8 задержка 1.2 МИЛЛИСЕКУНД. - il-2(08.10.2021 11:23)