Mty1 (26.02.2024 19:58, просмотров: 54) ответил Evgeny_CD на Нет. Комбинация FPGA|CPLD и жесткой логики, триггеров и счетчиков.
Т.е. тактовый сигнал обрабатывается непосредственной жесткой
логикой, а вот управляет ей - FPGA. Так джиттер будет сильно
меньше.-
- Выходные сигналы должны управляться триггерами, которые тактируются
напрямую от опорного генератора. На вход этих триггеров поступают
сигналы, например, от счетчика, лучше синхронного. Получается
конвейерная схема. Ее чуть сложнее понимать, чем просто "делитель
на 100", но джитер будет минимально возможный. 100 МГц в рамках
обычной HC логики недостижимо. Нужно брать продвинутую логику от
TI. С питанием 2.5В, например. Решение "целиком на FPGA" 100% даст
больший джиттер. FPGA Evgeny_CD(69 знак., 26.02.2024 20:03)
- Евгений, спасибо за ответ. Не понял про триггеры тактируемые от
опорного генератора. Я имел в виду вот что. Вроде обойдется без
даже FPGA Mty1(1 знак., 27.02.2024 00:21, картинка)
- Ставим на выход триггер, тактируем его 100 МГц, и у нас минимальный
джиттер - Evgeny_CD(27.02.2024 01:17)
- Интересная идея. А какова теория? Вроде после сброса счетчики стартуют все время из одного состояния, и джиттер зависит только от фазы сигнала от кварца в момент прихода строба? Дополнительного улучшения я не вижу, ведь джиттер рассматриваем относительно входного строба а не кварца. - Mty1(27.02.2024 11:33)
- Ставим на выход триггер, тактируем его 100 МГц, и у нас минимальный
джиттер - Evgeny_CD(27.02.2024 01:17)
- Зачем тактироваться от ОГ? Чем вас не устраивает ПЛЛ на частоту
200-300МГц? И это у самых убогих ФПГА. - mse homjak(27.02.2024 00:10)
- Уважаемый, почитайте параметры джиттера PLL "простой плис" и
сравните с самым дешевым опорным генератором. - Evgeny_CD(27.02.2024 00:13)
- Вот вам картинка, насколько разъежжается 144МГц, если отъехать от
триггера на 5мкс. 5нС/div, есличо. И запитано от 1А источника,
который схема грузит, хорошо, если на 50мА. Т.е. он работает в
прерывистом режыме. Питание болтает на 100-200мВ. mse homjak(82 знак., 27.02.2024 00:53, картинка, картинка)
- Мне неведомо, что шумит на этих картинках. Вот первый попавшийся
MEMS (значит, шумный) опорник на 100 МГц. Там пиковый джиттер 10
пс. Средний 2 пс Evgeny_CD(1 знак., 27.02.2024 01:12, ссылка)
- Вот дешевле, 2 пс максимум Evgeny_CD(1 знак., 27.02.2024 01:21, ссылка)
- У простых FPGA джиттер PLL примерно в 100 раз больше. - Evgeny_CD(27.02.2024 01:13)
- Мне неведомо, что шумит на этих картинках. Вот первый попавшийся
MEMS (значит, шумный) опорник на 100 МГц. Там пиковый джиттер 10
пс. Средний 2 пс Evgeny_CD(1 знак., 27.02.2024 01:12, ссылка)
- Вот вам картинка, насколько разъежжается 144МГц, если отъехать от
триггера на 5мкс. 5нС/div, есличо. И запитано от 1А источника,
который схема грузит, хорошо, если на 50мА. Т.е. он работает в
прерывистом режыме. Питание болтает на 100-200мВ. mse homjak(82 знак., 27.02.2024 00:53, картинка, картинка)
- Уважаемый, почитайте параметры джиттера PLL "простой плис" и
сравните с самым дешевым опорным генератором. - Evgeny_CD(27.02.2024 00:13)
- Евгений, спасибо за ответ. Не понял про триггеры тактируемые от
опорного генератора. Я имел в виду вот что. Вроде обойдется без
даже FPGA Mty1(1 знак., 27.02.2024 00:21, картинка)
- Выходные сигналы должны управляться триггерами, которые тактируются
напрямую от опорного генератора. На вход этих триггеров поступают
сигналы, например, от счетчика, лучше синхронного. Получается
конвейерная схема. Ее чуть сложнее понимать, чем просто "делитель
на 100", но джитер будет минимально возможный. 100 МГц в рамках
обычной HC логики недостижимо. Нужно брать продвинутую логику от
TI. С питанием 2.5В, например. Решение "целиком на FPGA" 100% даст
больший джиттер. FPGA Evgeny_CD(69 знак., 26.02.2024 20:03)
