Mahagam (24.05.2015 22:47, просмотров: 203) ответил POV на И вновь Verilog - непонятки с блоком always...-
- Ровно о том и говорю (см. ссылку). Но в букварях это считается нормой. Но! .. для двух сигналов. А у меня три, отчего косяки. Пока не могу сообразить как сделать по-другому... POV(303 знак., 24.05.2015 23:17 - 23:22, ссылка)
- потому что оно типично представляется типичным триггером в типичной плисине. а ты хочешь нереального. - Mahagam(24.05.2015 23:23)
- Хм.. и нафига тогда такой язык если он дозволяет нереалистичные конструкции? .. но это так.. глас раздражения. Буду думать как решить по-другому. - POV(24.05.2015 23:39)
- и 95% процентов кода на Verilog - это верификация. там есть такое расширение SV (что в нынешнем 2015 году и называется верилогом), в котором классы, динамическая память, фабрики объектов и т.п., что в железе вообще никак не воплотимо - ыыыыыыыы(25.05.2015 12:20,
) - если хочется чего-то такого этакого, то есть всякие высокоуровневые трансляторы: Catapult, HLS (Vivado), кучи их. с Матлаба и симулинка можно генерить, еще есть среды, где транслируется картинка-hdl. а Verilog - это как бы ассемблер, позволяет ыыыыыыыы(134 знак., 25.05.2015 12:16, )
- и 95% процентов кода на Verilog - это верификация. там есть такое расширение SV (что в нынешнем 2015 году и называется верилогом), в котором классы, динамическая память, фабрики объектов и т.п., что в железе вообще никак не воплотимо - ыыыыыыыы(25.05.2015 12:20,
- Хм.. и нафига тогда такой язык если он дозволяет нереалистичные конструкции? .. но это так.. глас раздражения. Буду думать как решить по-другому. - POV(24.05.2015 23:39)
- потому что оно типично представляется типичным триггером в типичной плисине. а ты хочешь нереального. - Mahagam(24.05.2015 23:23)
- Ровно о том и говорю (см. ссылку). Но в букварях это считается нормой. Но! .. для двух сигналов. А у меня три, отчего косяки. Пока не могу сообразить как сделать по-другому... POV(303 знак., 24.05.2015 23:17 - 23:22, ссылка)