16+
Вторник
20 ноября
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Программируемая логика и ЦОС

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
POV  (24.05.2015 21:58 - 24.05.2015 22:06) , в ответ на советую на электрониксе поискать - типовая ошибка. вкратце: на верилоге ты описываешь существующее устройство (а не фантазируешь с синтаксисом) - если нужен триггер, то его описания строго систематизерованы - нужно смотреть "ситнезируемое автор: ыыыыыыыы
Чего и куда там ложиться должно? С виду код кажется некорректным, хотя во всех источниках в инете именно такое и приводится (исключительно для двух сигналов)... 
Содержимое блока отрабатывается по фронту любого из сигналов. И не исключена ситуация, что фронт сигнала clock, а inc при этом высокого уровня - тогда регистр должен увеличиться?
	always @(posedge load or posedge clock or posedge inc) begin
		if (inc) q <= q + 1;
	end
Или verilog не построен на здравом смысле, и оператор if внутри always работает лишь когда случился перепад именно указанного в условии сигнала? Но тогда вызывает сомнения возможность разбора последующих else.
Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7527 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVIII