Evgeny_CD, Архитектор (12.02.2019 14:21, просмотров: 341) ответил Молодой коллега на Сам по себе шаг 0.5 или 0.4, запаять, изготовить плату в том же jlc не проблема. Проблема это то как вывести сигналы с третьего от края ряда шариков, тут только микроотверстие в контактрой площадке на следующий слой и это вызывает взлёт ценника до
Так так! А вот с этого места подробнее. http://caxapa.ru/844846.html
У FPGA iCE40 есть чудный BGA 6х6 рядов 0.4мм с ценой $1.5 в сотенном опте. Есть еще BGA 4x4, но он 0.35 мм, и его мы отбрасываем.
А еще есть LCMXO3L-1300E-5UWG36ITR1K 1,000 - $2.25, который сильно быстрее (64 бита синхронный счетчик - 161 МГц), и жрет в покое всего 5 мА. Тот же корпус 4х4 0.4мм
С учетом MAX32660 -> все становится ну очень интересно.
6х6 там не страшный, внутренний остров 2х2 вроде можно растащить по диагонали, если не задействовать два пина этой FPFA, что реально.
Вопрос - как на JLCPCB сделать под него плату???
У них минимум 3.5 mil дорога/зазор. Это 0,0889мм, 89 мкм.
3 таких расстояния (зазор - дорога - зазор) дадут 0,2667мм, и под КП для шарика BGA не останется ничего.
Если брать КП диаметром 0.2мм, то нужна норма 67 мкм, а сколько будет стоить такая PCB даже подумать страшно.
И еще, что меня сильно смущает при таком подходе - глюки по питанию. FPGA будет иметь до земляного полигона несколько мм волосяного "проводника", и это явно не пойдет ей на пользу.