- Есть кто в теме pcie 2.0? Что то у альтеры минимальный чип 200$ (cyclon v gt) а у ксайлиса 25 artix7. Почему такой перекос? Или я чегото не знаю? - ыыыыыыы(19.05.2015 09:25, , pld, полностью)
- И вновь Verilog - непонятки с блоком always... POV(1224 знак., 24.05.2015 21:04 - 22:18, pld, полностью)
- Примерами к своей макетке и хорошими книжками могу помочь ali00ff(397 знак., 28.06.2015 04:23 - 04:59)
- hint - посмотри "нетлист" того что получилось. самый лучший софт для этого - synplify. если синтезатор не ругнулся, что "поведение синтезируемой схемы может отличаться", то это описана схема с хитрой логикой по сбросу - то есть на асинхронные ыыыыыыыы(536 знак., 25.05.2015 12:32, )
- а ты попробуй сам по своему описанию схему составить. у тебя анализ в case происходит после срабатывания события. это ничего, что ты в момент тактового фронта пытаешся анализировать состояние этого же сигнала? - Mahagam(24.05.2015 22:47)
- Ровно о том и говорю (см. ссылку). Но в букварях это считается нормой. Но! .. для двух сигналов. А у меня три, отчего косяки. Пока не могу сообразить как сделать по-другому... POV(303 знак., 24.05.2015 23:17 - 23:22, ссылка)
- потому что оно типично представляется типичным триггером в типичной плисине. а ты хочешь нереального. - Mahagam(24.05.2015 23:23)
- Хм.. и нафига тогда такой язык если он дозволяет нереалистичные конструкции? .. но это так.. глас раздражения. Буду думать как решить по-другому. - POV(24.05.2015 23:39)
- и 95% процентов кода на Verilog - это верификация. там есть такое расширение SV (что в нынешнем 2015 году и называется верилогом), в котором классы, динамическая память, фабрики объектов и т.п., что в железе вообще никак не воплотимо - ыыыыыыыы(25.05.2015 12:20, )
- если хочется чего-то такого этакого, то есть всякие высокоуровневые трансляторы: Catapult, HLS (Vivado), кучи их. с Матлаба и симулинка можно генерить, еще есть среды, где транслируется картинка-hdl. а Verilog - это как бы ассемблер, позволяет ыыыыыыыы(134 знак., 25.05.2015 12:16, )
- советую на электрониксе поискать - типовая ошибка. вкратце: на верилоге ты описываешь существующее устройство (а не фантазируешь с синтаксисом) - если нужен триггер, то его описания строго систематизерованы - нужно смотреть "ситнезируемое ыыыыыыыы(140 знак., 24.05.2015 21:42, )
- Немного лекций по ЦОС - scorpion(13.06.2015 10:54, pld, ссылка, полностью)
- Праздный вопрос.. может даже не сюда он нужен - по качеству цифровых сигналов, однако наблюдаемо на CPLD... POV(677 знак., 07.06.2015 19:32 - 19:35, pld, полностью)
- Кто что может посоветовать в плане реализации алгоритма на верилоге?... POV(733 знак., 04.06.2015 13:22 - 13:38, pld, полностью)
- lpm_mux - линия select (0/1) выбирает входы 1/2 или 2/1? Чего-то не могу найти чтобы это чётко было сказано... POV(54 знак., 03.06.2015 15:37 - 15:46, pld, полностью)
- MAX3000 - 5вольт толерантная. Но прям вот так по-настоящему толерантная? Греется сильно при подключении к 5вольтовому девайсу. Потребление почти в два раза больше чем эти устройства в сумме, но не соединенные друг с другом... POV(469 знак., 01.06.2015 16:07 - 02.06.2015 08:15, pld, полностью)
- Вопрос телепатам... я, как кажется, все возможные проверки сделал... POV(683 знак., 25.05.2015 21:29, pld, полностью)
- Да ты просто в назначении пин плисины накосячил, смотри внимательнее трассировку и номера ног. - =AlexD=(26.05.2015 12:50)
- А ты как осциллографом смотришь? Помеха может быть порядка 10 нс, неправильные данные схватятся и велком! А потом, в статике будет уровень какой нужно, но это ужо ни на что не влияет. - Nikolay801_(26.05.2015 09:10)
- еще может биться адрес, будешь писать в одно место, а читать из другого. - Nikolay801_(26.05.2015 08:58 - 09:00)
- Возможно, правильно пишется, но не правильно читается. - Nikolay801_(26.05.2015 08:38)
- возможно виновата трассировка платы, фронт/спад на линиях данных наводит помеху на стробы(WR CS и тп). - Nikolay801_(26.05.2015 08:38)
- Как-то долго мучались с ОЗУшкой от Cypress. Потом оказалось, что плату разводили по одной из первых редакций даташита, а в новой редакции поменяли местами одну из ножек адреса и reserved пин. - vmp(25.05.2015 22:24)
- Проверьте ещё на кодах вида 0x5555 и 0xAAAA. - AU08(25.05.2015 21:49)
- Lattice MachXO2-2000 Хочу упаковать 10+10 пар, 65МГц DDR LVDS в 10 пар 130МГц. Оно сумеет? - antm(21.05.2015 15:36, pld, полностью)
- Заказал два раза программатор на ебее.. сцуконах, до сих пор ничего не приехало.. Где в Москве какой-то можно купить прям щас.. шоп в наличии? Я б знакомых попросил купить, и те бы с оказией в Рязань доставили. - POV(19.05.2015 10:16, pld, ссылка, полностью)
- Квартус. Можно ли не ручками импортировать назначение выводов из другого проекта? - POV(27.04.2015 09:26 - 10:07, pld, полностью)
- Verilog - реакция на фронты... POV(332 знак., 26.04.2015 12:46, pld, полностью)
- Пара вопросов насчёт моей корректности в AHDL... POV(290 знак., 22.04.2015 16:29 - 20:19, pld, полностью)
- В общем я балбес. Заложил ПЛИСку, развёл житаг.. не подумав как ее зашивать. Дескать ранее же не было проблем, MAX II успешно зашивал... POV(294 знак., 21.04.2015 13:39 - 13:47, pld, полностью)
- Ребяты нужен кусок рабочего проекта (желательно в альтиуме) на Циклон 4 . Надо схему рисовать тут резко - а у меня самый гемор с бирюльками по питанию - на эти все ...дцать напряжений питалово подбирать долго-муторно и навевает мысли о суициде :) Blackbird_sunday(289 знак., 16.04.2015 16:28, , pld, полностью)