caxapa.ru :: Нет. Комбинация FPGA|CPLD и жесткой логики, триггеров и счетчиков. Т.е. тактовый сигнал обрабатывается непосредственной жесткой логикой, а вот управляет ей

Evgeny_CD, Архитектор (26.02.2024 19:39, просмотров: 86) ответил mse homjak на CPLD какая-нить или ФПГА мелкая, жэлательно с ПЛЛ. Остаток можно где-нить в хозяйстве использовать.

Нет. Комбинация FPGA|CPLD и жесткой логики, триггеров и счетчиков. Т.е. тактовый сигнал обрабатывается непосредственной жесткой логикой, а вот управляет ей - FPGA. Так джиттер будет сильно меньше.

Ответить

- Нахрена ФПГА жосская логика, триггера и щщоччики? Вы обо што? - mse homjak(27.02.2024 00:07)
  - Ну в смысле - на FPGA можно все сделать без рассыпухи внешней, если я верно понял? Попутно вопрос - за сколько реально освоить FPGA, сделать десятичный счетчик с делением на 100 и чуть мелкой логики? и может чип посоветуете? (прям сразу куча вопросов :)) - Mty1(27.02.2024 01:08)
    - Кстати, для тонкой подстройки, если она нужна, лучше использовать не счётчик(бо много разрядов, значит, длинный перенос), а сдвиговый регистр. - mse homjak(27.02.2024 10:41)
      - Ага, спасибо за идею. Там получается задержка равная количеству разрядов регистра * время такта? или еще как то можно схитрить? - Mty1(27.02.2024 11:15)
        
        Ну, если брать Альтеру, mse homjak(684 знак., 27.02.2024 11:34)
    - Когда я начинал, нужно было "ещо вчера". Брал Quartus7.1, там есть схематик и, как учили в школе, триггерки и ЛАшечки, жопка к жопке. Потом, в боле-мене спокойной обстановке начал говнокодить на Верилоге. Там очень простой отладчик из серии "что вижу, то пою", но весьма точно моделирует. Ташта, можете скочать на Электроникс "7.1", купить какую-нить подходячую Цыклонину, поменьше и подешевле, оммакнуть перо в овно и широкими мазками... ;О) Решать задачу. Самая тормозная Ц-2 mse homjak(230 знак., 27.02.2024 01:26)
      - Цыклоны не самые мелкие, скорее MAX10. Не знаю, правда, можно ли их программировать схемным вводом. Старые мелкие цыклоны это риск повышенных цен и снятия с производства. - AlexG(27.02.2024 02:58)
        
        МАХ10 не порисуешь схем. А старья ещо полно. Старые АСЕХ ещо в продажэ. Схематиком в Q7.1 можно и Циклон3. - mse homjak(27.02.2024 10:38)
        
        Спасибо, интересно и полезно. А новые чипы уже рисуя схемы на сконфигуришь, верно я понял? Только до Cyclon 3? Странно такое ограничение в удобстве программирования. Не понятно, почему этe возможность урезали. - Mty1(29.02.2024 00:23)
        
        Нет, там не в циклонах дело, а в ИДЕшке. В поздних схематик выкосили и всё. И симулятор, тоже. Есть там, конечно, вариант преобразования схематика в Верилог, тогда можно переносить и на современные чипы и не только Альтеру, но не думаю, что он реально рабочий. - mse homjak(29.02.2024 00:46)
- Не совсем понял. Если пара чипов счетчиков на жесткой логике - делитель на 100, то что я изначально предложил, то что ими управлять? Reset стробом и так можно дергать. А вот все целиком сделать на FPGA это тема. Только я никогда с ними дела не имел. За пару недель реально разобраться и линейку счетчиков с ресетом и тактовым генератором с PLL сваять? - Mty1(26.02.2024 19:58)
  - Выходные сигналы должны управляться триггерами, которые тактируются напрямую от опорного генератора. На вход этих триггеров поступают сигналы, например, от счетчика, лучше синхронного. Получается конвейерная схема. Ее чуть сложнее понимать, чем просто "делитель на 100", но джитер будет минимально возможный. 100 МГц в рамках обычной HC логики недостижимо. Нужно брать продвинутую логику от TI. С питанием 2.5В, например. Решение "целиком на FPGA" 100% даст больший джиттер. FPGA Evgeny_CD(69 знак., 26.02.2024 20:03)
    - Евгений, спасибо за ответ. Не понял про триггеры тактируемые от опорного генератора. Я имел в виду вот что. Вроде обойдется без даже FPGA Mty1(1 знак., 27.02.2024 00:21, картинка)
      - Ставим на выход триггер, тактируем его 100 МГц, и у нас минимальный джиттер - Evgeny_CD(27.02.2024 01:17)
        
        Интересная идея. А какова теория? Вроде после сброса счетчики стартуют все время из одного состояния, и джиттер зависит только от фазы сигнала от кварца в момент прихода строба? Дополнительного улучшения я не вижу, ведь джиттер рассматриваем относительно входного строба а не кварца. - Mty1(27.02.2024 11:33)
    - Зачем тактироваться от ОГ? Чем вас не устраивает ПЛЛ на частоту 200-300МГц? И это у самых убогих ФПГА. - mse homjak(27.02.2024 00:10)
      - Уважаемый, почитайте параметры джиттера PLL "простой плис" и сравните с самым дешевым опорным генератором. - Evgeny_CD(27.02.2024 00:13)
        
        Вот вам картинка, насколько разъежжается 144МГц, если отъехать от триггера на 5мкс. 5нС/div, есличо. И запитано от 1А источника, который схема грузит, хорошо, если на 50мА. Т.е. он работает в прерывистом режыме. Питание болтает на 100-200мВ. mse homjak(82 знак., 27.02.2024 00:53, картинка, картинка)
        
        Мне неведомо, что шумит на этих картинках. Вот первый попавшийся MEMS (значит, шумный) опорник на 100 МГц. Там пиковый джиттер 10 пс. Средний 2 пс Evgeny_CD(1 знак., 27.02.2024 01:12, ссылка)
        
        Вот дешевле, 2 пс максимум Evgeny_CD(1 знак., 27.02.2024 01:21, ссылка)
        
        У простых FPGA джиттер PLL примерно в 100 раз больше. - Evgeny_CD(27.02.2024 01:13)
        
        И что? Задача, уложиться в 10нС. Вы обо што, вообще? Какие пикосекунды? На 288МГц, вы получите шаг изменения длительности 3+нс и життер 1нС со всеми запасами. Зачем упарываться на ровном месте? - mse homjak(27.02.2024 01:31)
        
        Видимо, я просто идиот. Мне довелось бороться за минимальный джиттер, и я радостно осчастливил мир своими взглядами и наработками :) Когда у тебя в руках молоток, весь остальной мир - гвозди. (С). Вчитываться в постановку задачи я посчитал излишним :) - Evgeny_CD(27.02.2024 01:43)

Схемы, платы, компоненты