16+
Понедельник
17 декабря
Вход |Карта сайта | |Upload |codebook | PARTS

 О смысле всего сущего 0xFF

 Средства и методы разработки

 Мобильная и беспроводная связь

 Блошиный рынок Объявления

caxapa

Микроконтроллеры ARM 

AVR PIC MSP PLD,FPGA,DSP 

Кибернетика Технологии 

Схемы, платы, компоненты 

Программируемая логика и ЦОС

 
   Новая тема Правила Регистрация Поиск »» Архив
Вернуться в конференциюТопик полностью
Evgeny_CD  (11.08.2011 19:25, файл(ы), ссылка, просмотров: 21701)
SystemC: собрал чуток информации. И мысли некоторые появились.... 
1. Буки * SystemC: From the Ground Up, 9780387699578 (0387699570), Springer, 2008 * Transaction-Level Modeling with Systemc: Tlm Concepts and Applications for Embedded Systems, 9780387262321 (0387262326), Springer, 2006 Можно скачать -> 2. Интересный мини-учебник по SystemC www.ht-lab.com/howto/vh2sc_tut/vh2sc_tuta.html Вообще на их сайте в разделе HowTo Docs есть немало интересного www.ht-lab.com/ 3. По ссылкам с сайта выше нашлась чудо фирма SystemCrafter www.systemcrafter.com Она имеет тулзу за 3k$ (!!!), которая заточена под синтез SystemC -> Xilinx. Делает она это через промежуточный VHDL RTL, что, вероятно, не так хорошо, как прямой синтез, но все же... Одно смущает, что в жизни этой фирмы нет новостей после 2008 года.... И связанной с ней фирмы, которая евал борды на Xilinx делает, тоже нет свежих новостей... www.orangetreetech.com/ Хотя платки у нее довольно интересные, взять хотя бы эту (вложено). Насколько я понимаю, если взять стандартную и вроде как открытую, в исходниках SystemC либу, то, немного попилив, ее можно прикрутить к любому С++ коду. Т.е. берем 3 сущности: * SystemC либу * код разрабатываемой железяки на SystemC * "исходник", сгенерированный компилирующим симулятром, симулирующим ядро проца, целевой код и минимальный набор штатной периферии. И получаем возможность сразу отлаживать код и виртуальное пока железо. На том же SystemC, как я понимаю, можно написать тест-бенчи. Далее конвертим все SystemCrafter'ом в VHDL и синтезируем. Тесты тоже конвертим для проверки. Если оно там получилось не очень, то на основании этого SystemC отдельный человек пишет "нормальный" исходник на Verilig|VHDL, который проверяется нашим тестбенчем, и из него уже сиитезируется более качественная прошивка для FPGA. Я все правиль осознаю?
Прикреплённые файлы:
ZestET1WhitePaper.pdf:576 K

Главная | Карта сайта | О проекте | Проекты | Файлообменник | Регистрация | Вебмастер | RSS
Лето 7527 от сотворения мира. При использовании материалов сайта ссылка на caxapу обязательна.
MMI © MMXVIII