-
- Правда не Verilog, а VHDL так разрисовывает по исходнику Си. Если это чем-нибудь поможет. UPD: Теперь и на Verilog. Dingo(830 знак., 29.03.2017 08:43 - 09:36)
- Проверю. Мой вариант с "WTF" рабочий, т.к. ситуации такой не бывает. ИНтерес был академический в конце концов. Девайс работает. - POV_(29.03.2017 23:13, )
- Т. е. ларчик открывался просто поднятием крышки вверх? Тяжёлый случай того, как умные люди сами себя перехитрили. В Верилоге не шибко рублю, ВХДЛ вроде выглядит правильно и вызывает реакцию Дебильной Девочки из анекдота: Николай Коровин(37 знак., 29.03.2017 10:16 - 10:18)
- Да я сам верилог этот только что по шаблонам в квартусе написал. То есть это вообще первый написанный на нем мной код. Ну да, видел/читал немного и статьи из серии, что круче. - Dingo(29.03.2017 10:24)
- я люблю лаконичность верилога, и модуль что выше оформил бы так: Mahagam(215 знак., 29.03.2017 10:37)
- Столько встречал попыток изобрести диалект Си, который бы был конкурентоспособен с этой парочкой… и ни одной успешной :) Интересно, эта задача вообще решаемая или с таким же успехом можно пытаться притянуть за уши санскрит или нотную запись? Николай Коровин(196 знак., 29.03.2017 12:09 - 12:16)
- а это не свойство языка. это свойство конкретной физической реализации схемотехники в чипе. ПЛИС сделана так, чтобы клоков было всего несколько штук на весь чип. и после этого всё срастается - Mahagam(29.03.2017 12:26)
- Предлагаю остановиться, так как полагаю, что ТС достаточно будет. А то ситуация на картинке вспомнилась. - Dingo(29.03.2017 12:34 - 12:38, картинка)
- а это не свойство языка. это свойство конкретной физической реализации схемотехники в чипе. ПЛИС сделана так, чтобы клоков было всего несколько штук на весь чип. и после этого всё срастается - Mahagam(29.03.2017 12:26)
- Столько встречал попыток изобрести диалект Си, который бы был конкурентоспособен с этой парочкой… и ни одной успешной :) Интересно, эта задача вообще решаемая или с таким же успехом можно пытаться притянуть за уши санскрит или нотную запись? Николай Коровин(196 знак., 29.03.2017 12:09 - 12:16)
- я люблю лаконичность верилога, и модуль что выше оформил бы так: Mahagam(215 знак., 29.03.2017 10:37)
- Да я сам верилог этот только что по шаблонам в квартусе написал. То есть это вообще первый написанный на нем мной код. Ну да, видел/читал немного и статьи из серии, что круче. - Dingo(29.03.2017 10:24)
- OUT-ов должно быть, минимум 3, один на выход и два (или более) для хранения внутренних состояний автомата. Без внутренних состояний будет получаться обычная комбинационная схема. Что мы и наблюдаем. (См. учебники - синтез триггеров итп.) - argus98(24.03.2017 12:38)
- А что можно сказать по ниже показанному косяку?... POV_(639 знак., 24.03.2017 14:09, )
- Тут таке... Походу, у вас концептуальный трабл. ;О) mse homjak(401 знак., 24.03.2017 10:45)
- Мне случалось делать асинхронку без опасности гонок, когда надо было за жёсткое время реагировать на внешний раздражитель, не рискуя попасть в муар с тактированием. Асинхронка реагирует, своё дело делает, потом с ближайшего такта её единственный Николай Коровин(191 знак., 24.03.2017 23:44)
- Прошиву пишу под старую плату. Нет в ней клоков. - POV_(24.03.2017 10:57, )
- Вроде вот так.. irnt(1026 знак., 24.03.2017 00:55, )
- Не прокатило. Не реагирует на изменение s1 при s3=1... POV_(661 знак., 24.03.2017 10:25, )
- Т. е. он как бы подан на такой триггер-защёлку, который умеет работать и по фронту (куда заведён второй), и по уровню (куда заведён третий), и при высоком уровне 3 превращается в прямоточную трубу, а при снятии снова запоминает последнее Николай Коровин(78 знак., 23.03.2017 22:47)
- Ну да.. пока все мои выкрутасы приводят ровно к одному результату - inS1 соединяется напрямую с outS4 )) - POV_(23.03.2017 23:30, )
- У меня пока получается вот так. Я не уверен, можно ли решить задачу без дополнительного тактового сигнала для блока always. Сигнал S4 я сделал чувствительным к обоим фронтам S3. evgeniy1294(24.03.2017 16:38 - 16:42)
- Ощущение острой нехватки «ассемблерных вставок», чтобы руками развести сигналы. На асике это делается элементарно, ну, может,
пару инверторов между триггерами придётся воткнутьда не, паранойя. А вот как синтезатору такое объяснить… Николай Коровин(24.03.2017 12:30 - 12:34)- Так? (безотносительно того, зачем и допустимо ли) Dingo(642 знак., 29.03.2017 10:53)
- Неееее, в схемотехнической реализации вся фишка именно в том, что это лэтчи! Т. е. они не по фронту работают, они то один «прямоточная труба», то второй. А защёлкивание по фронту возникает именно Николай Коровин(480 знак., 29.03.2017 11:15 - 11:26)
- Тогда так. Ниже и под отредактированный вариант. Dingo(1468 знак., 29.03.2017 11:22 - 11:41)
- Ага, и я на то же самое и ругаюсь :-D В зависимости от оптимизации (реюза готовых сигналов) оно может или успеть распространиться, или нет. Как эта неопределённость разрешается в схемотехнике — я приаттачил выше. В ПЛИС — вероятно, никак. Николай Коровин(1250 знак., 29.03.2017 11:39 - 12:01)
- Нате вам ещё картинок тогда. Это то же самое, но в разном представлении. Dingo(156 знак., 29.03.2017 12:02)
- Ага, и я на то же самое и ругаюсь :-D В зависимости от оптимизации (реюза готовых сигналов) оно может или успеть распространиться, или нет. Как эта неопределённость разрешается в схемотехнике — я приаттачил выше. В ПЛИС — вероятно, никак. Николай Коровин(1250 знак., 29.03.2017 11:39 - 12:01)
- Тогда так. Ниже и под отредактированный вариант. Dingo(1468 знак., 29.03.2017 11:22 - 11:41)
- Неееее, в схемотехнической реализации вся фишка именно в том, что это лэтчи! Т. е. они не по фронту работают, они то один «прямоточная труба», то второй. А защёлкивание по фронту возникает именно Николай Коровин(480 знак., 29.03.2017 11:15 - 11:26)
- Ставить логику на тактовые входы триггеров - весьма дурной тон. Я бы на месте "синтезатора" весьма оскорбился бы.. - argus98(24.03.2017 21:00)
- Вообще в классике к «заднему» подводят напрямую, а к «переднему» — через одиночный инвертор. Более того, сдвиговики бывают с длииинной такой цепочкой со встречным распространением сигнала. Но это lowest level, там реально тайминги в голове держат. Николай Коровин(248 знак., 24.03.2017 21:54 - 22:15)
- Нормальные люди, при синтезе, просто исключают возможность "гонок" в своих схемах. И спят спокойно. Чего и вам желают.. - argus98(24.03.2017 22:28)
- И где я с этим спорил? Я про то же и говорю, что в «полной сырой схемотехнике» эта задача решается вот так вот в одно действие. А вот отконфигурировать ПЛИС на то же самое я не представляю, как вообще можно и можно ли. Николай Коровин(664 знак., 24.03.2017 23:12)
- Не надо никакого "..натягивания алюминиевых дорожек.."(с) - "безгоночное" кодирование придумано ещё в незапамятные времена. argus98(265 знак., 24.03.2017 23:31)
- И где я с этим спорил? Я про то же и говорю, что в «полной сырой схемотехнике» эта задача решается вот так вот в одно действие. А вот отконфигурировать ПЛИС на то же самое я не представляю, как вообще можно и можно ли. Николай Коровин(664 знак., 24.03.2017 23:12)
- Нормальные люди, при синтезе, просто исключают возможность "гонок" в своих схемах. И спят спокойно. Чего и вам желают.. - argus98(24.03.2017 22:28)
- Вообще в классике к «заднему» подводят напрямую, а к «переднему» — через одиночный инвертор. Более того, сдвиговики бывают с длииинной такой цепочкой со встречным распространением сигнала. Но это lowest level, там реально тайминги в голове держат. Николай Коровин(248 знак., 24.03.2017 21:54 - 22:15)
- Дык... mse homjak(168 знак., 24.03.2017 13:01)
- Кстати, дэшки там не по фронту, а по уровню (лэтчи). Пока держится C, работает прямоточной трубой, а при снятии защёлкивает последнее состояние, которое имел. Это же классика: Николай Коровин(461 знак., 24.03.2017 23:30)
- Чёртова физическая скорость. Это тот уровень разработки, где, поэтически выражаясь, «из гонки состояний с заранее известным победителем в асинхронной схеме рождается синхронная схема». Она так легко контролируется в асике и БМК и так хреново Николай Коровин(17 знак., 24.03.2017 13:10)
- Так? (безотносительно того, зачем и допустимо ли) Dingo(642 знак., 29.03.2017 10:53)
- Ну да.. пока все мои выкрутасы приводят ровно к одному результату - inS1 соединяется напрямую с outS4 )) - POV_(23.03.2017 23:30, )
- Правда не Verilog, а VHDL так разрисовывает по исходнику Си. Если это чем-нибудь поможет. UPD: Теперь и на Verilog. Dingo(830 знак., 29.03.2017 08:43 - 09:36)