ВходНаше всё Теги codebook 无线电组件 Поиск Опросы Закон Пятница
29 марта
744138
POV_ (23.03.2017 22:09, просмотров: 18868)
Поломал всю голову, не могу без внешнего клока сделать следующее на Verilog... Есть входной сигнал. Его надо бы тупо переписать в DFF. Но есть одно но, точнее два... переписать его надо либо по положительному фронту второго сигнала, либо по любому перепаду его самого но при условии высокого уровня третьего сигнала. Вот как видится алгоритм на условных Сях: // задающий входной сигнал bool inS1; // сопутствующие входные сигналы bool inS2, inS3; // выходной сигнал bool outS4 // алгоритм if (inS3) // этот сигнал безусловно приводит к смене состояния выхода outS4 = inS1; if (inS2 != last_inS2) { if (inS2) // этот сигнал лишь своим положительным фронтом приводит к смене выхода outS4 = inS1; last_inS2 = inS2; } Прошлое состояние требует применение некоего клока. И все решения принимаются лишь по его фронтам. Мне пока не мешает задержка CPLD которую кушает автогенератор (других клоков нет). Но вот чисто академический интерес возник можно ли сделать без клоков.