- Кароч, нарвался на очередного китаицкаго ФПГА вендора. Встречайте,
AGM micro. Кто что слышал? Камушки, вроде, ничо. На Ефинде тока
китайцы без цен. ЖЛСПСБ говорит, что да,
демоны были но они самоликвидировалисьторговали, но щас всё, в завязке. Загадко, аднак... mse homjak(1 знак., 09.10.2024 23:32, pld, ссылка, полностью)
- Камрады, а подскажите по способам формирования сигналов? Задача -
сделать ЧМ-модулированный сигнал 11 +/- 0.625 кГц. Решение "в лоб"
не получается. Как оценивал: В СТМ-ке (самый распространённый)
тактирование таймера 24МГц, вывод на ЦАП по 8-ми точкам хотя бы.
24000 / (11.625*8) = 272,7 (делитель), обратный расчёт: 24000 / 8 /
272 = 11.029 кГц Меняем делитель на единицу: 24000 / 8 / (272+1) =
10.989 кГц Dingo(172 знак., 15.09.2024 05:10, pld, полностью)
- Вернулся к теме. Пытаюсь понять механику работы. Максимальный
период выходного сигнала - когда аккумулятор фазы увеличивается
буквально на 1 за такт, тогда период = 2^N, где N - разрядность
аккумулятора фазы. Увеличивая М (значение инкремента) уменьшаем
период. А вот если при гипотетическом 4-х битном аккумуляторе взять
М=15, то счёт пойдёт "назад" всё с тем же периодом 2^N Для синуса -
монопенисуально, а если сигнал не симметричен? То есть брать М Dingo(157 знак., 07.10.2024 12:48, картинка)
- "Порисовал" в excel. Что по сути происходит? Есть период счёта 2^N;
уменьшим эту величину до обозримой, но не вырождающегося значения,
пусть будет 2^4=16. И мы возжелаем сформировать не синусоиду, а
пилу; и ЦАП будет на все разряды. Ui ∝ idx. Тогда при М=1 мы для
формирования формы сигнала будет задействован интервал Tref*16; при
М=2 будет пропускаться через значение, но за счёт этого в Tref*16
поместится два периода вырабатываемого сигнала. И для М=3 - три. Dingo(231 знак., 08.10.2024 07:56, картинка, картинка)
- Выбирать значение для инкремента больше половины аккумулятора,
бессмысленно. Да и половина, тожэ, такое себе. Математически, вы
уйдёте в область "отрицательных" или "зеркальных" частот.
Физически, это тот жэ самый хер, но вид сбоку. - mse homjak(07.10.2024 14:13)
- При чем здесь ЦАП? вы хотите синтезировать синус? Тогда какова
скорость, хм. полоса частоты модуляции? Если модулировать таймер в
каждом периоде, то bnb62(341 знак., 16.09.2024 19:07)
- Классику от ЛИ рекомендовали? Andreas(2 знак., 15.09.2024 20:00, ссылка, ссылка)
- А как насчет разрыва фазы? если фаза должна быть фаза неразрывна,
то только ГУН или DDS. DDS это очень просто. IBAH(394 знак., 15.09.2024 14:37)
- Аналоговый вариант решения не рассматриваете? Оно не сложно. Можно
и хорошую термостабильность получить. А вообще формирование DTFM на
PIC посредством DDS делал, аккумуляторы 16 бит, выход - старшие 8
бит акк. после обращения к таблице синуса ШИМ ом на частоте 19200.
Причем, через раз отсчеты одной из 2х групп частот. После ФНЧ
картинка как в учебниках. Для DDS расчеты совсем другие будут. - Visitor(15.09.2024 12:44)
- Поискать в однокристальных приемопередатчиках, с возможным
изменением задающего кварца. - jlm(15.09.2024 11:24)
- DDS -> argus98(1 знак., 15.09.2024 10:42, ссылка)
- Что-то этакое? Toчкa oпopы(1 знак., 15.09.2024 10:24, ссылка)
- Кто сказал DDS? SciFi(1 знак., 15.09.2024 09:55, ссылка)
- Я так понимаю, что нужна не ЧМ, а ЧМн. Сиречь, манипуляция двумя
частотами 10,375 и 11,625 кГц. Если невозможно применить DDS, то
остается найти наименьшее общее кратное. Оно равно 964,875 кГц. В
восемь раз выше - 7,719 МГц. В Кварце (на Буженинова 16) дают 7,72
МГц. Возможно они вас устроят... - my504(15.09.2024 09:52)
- Где ЦАП и где ЧМ? - Kpoк(15.09.2024 09:47)
- Хабарка: "Лучшие доклады последних FPGA-Systems: от выбора
стратегии верификации до Quake 2 на RISC-V" Toчкa oпopы(1 знак., 01.08.2024 19:08, pld, ссылка)
- Altera MAX V -резисторы на JTAG. В доке на MAXV прочел, что
внутренне линии JTAG подтянуты к Vdd или земле. Выходит на Jtag
разъеме не надо ставить резисторов, но не смотря на это их ставят
во всех проектах что я видел. Где правда? Есть оговорка, что если
есть JTAG Chain из девайсов, то резисторы могут быть нужны. Это я
не совсем понял, имеется в виду несколько чипов, соединенных по
JTAG? Mty1(140 знак., 10.07.2024 14:38, pld, ссылка, картинка, полностью)
- Друзья, Altera/Intel в мануале на MAX V пишет, что 5M160 можно на
плате заменить на 5M240 или даже 5M570 - они вертикально
совместимы. Только мол в старших чипах больше ног под питание. И
мол Quartus в этом поможет, в нем есть фишки для проектирования "на
вырост". Мне не совсем понятно как это реализовать. Я развожу плату
под 5M570 - максимальный чип, и просто не использую ноги, которые в
младшем чипе под пины данных? Mty1(2 знак., 06.07.2024 23:27, pld, картинка, картинка, полностью)
- Смотрю цены на Altera MAXV 240 (240 ячеек) - в районе 1900р 2шт
поставка ~30 дней. Смотрю Xilinx CoolrunnerII на 128 ячеек - 5600
(!) сроки те же. И это не только в одном месте. Почему такая
разница в несколько раз? - Mty1(28.06.2024 11:44, pld, полностью)
- Поругайте / похвалите код на Verilog. Функция задержки 50мкс. После
снятия сигнала wStart держит на проводе wPause50 сигнал еще 50 мкс.
Первый опыт с Verilog. "че то я очкую, Славик". Смущает то, что в
виде схемы выглядит чудовищно. Mty1(396 знак., 17.06.2024 20:33, pld, картинка, полностью)
- Что то я не пойму из мануала Intel MAXV - что делает User Flash
memory? С одной стороны написано что это general-purpose user
storage (пользовательское хранилище общего назначения). А с другой
стороны - The UFM provides programmable port connections to the
logic array for reading and writing - что используется для
соединения с портами (пинами?). Не пойму, эта память доступна для
какой либо работы с ней, или нет? Mty1(1 знак., 23.06.2024 14:16, pld, картинка, полностью)
- А вот так ChatGPT сделал код для делителя частоты на 10 100 1000.
Чуть налажал с output - надо reg а не wire вроде. А вообще
нравицца! На выходе даже меандр получиться должен Mty1(718 знак., 20.06.2024 14:14, pld, полностью)
- Не пойму логику проекта на Verylog в Quartus. Есть главный файл с
главным модулем. Все остальные модули должны вызываться из него,
как я понял. А если у меня в чипе несколько независимых блоков
логики, которые работают сами со своими ногами - как это описать? В
главном модуле как то прописать их? - Mty1(16.06.2024 16:47, pld, полностью)
- Чувствую необходимость небольшой но емкой книжки по Verilog.
Наподобие Керниган и Риччи по С. Посоветуйте! Краткий курс на
Марсоходе прочитал :) - Mty1(17.06.2024 11:35, pld, полностью)
- Посоветуйте методику по (насколько возможно) быстрому входу в ПЛИС.
Хочу потрогать руками что это такое, сделать линейку счетчиков с
делением на 1000, и тройку цифровых компараторов, которые выдают
импульс при достижении счетчиком определенных цифр. Ну плюс
несколько элементов И ИЛИ триггеров. Видимо нужна отладочная плата
+ посоветуйте какой язык легче в освоении. Конечно очень понравился
вариант от mse homjak с Quartus 7.1 + схемный редактор, но, насколько я Mty1(412 знак., 05.03.2024 12:12, pld, ссылка, полностью)
- Альтера квартус 13.0.1(последний поддерживающий max2). Вход проще
простого. Тренировался на epm240. Вначале попробовал в графическом
редакторе из компонентов, но это не оперативно и сразу перешёл на
verilog - всё интуитивно понятно. Представление синтезированной
схемы "tools/netlist viewer" в графическом виде адекватно и из
коробки. Временной анализатор присутствует. Материала куча как в
печатном виде так и в виде роликов, на русском и английском всё
есть. Отладочная плата и DH(23 знак., 08.03.2024 07:31, ссылка)
- А инфа точная про квартус 13.0.1 и MAX II? Точно-точно,
гарантированно что MAX II из квартуса старше 13.0.1 выпилен?
Спрашиваю потому что никакой инфы в упор не нахожу, а качать и
проверять нет желания. Корячится тут в проект MAX II впилить. - RxTx(11.03.2024 17:53)
- Спасибо, классное описание входа! - Mty1(09.03.2024 01:38)
- Добавлю: Играться можно без наличия платы и программатора. Версия
поддерживающая max2 любая до 13.1. В верилог имя основного модуля
нужно чтобы совпадали с именем проекта иначе не будет компелиться.
Для анализа таймингов необходимо положить простенький файлик
(найдете в инете, что там писать.. create_clock ...) "имя_проекта.
SDC" с инфой о входных частотах. Если файла SDC нет, то и анализа
таймингов тоже нет, но проект компелиться всё равно. Про epm240 и
квартус на DH(45 знак., 09.03.2024 14:37, ссылка)
- Спасибо, ценно. А то я лазил по сайту Intel и там беда с
организацией информации. По MAX II вообще страницы не нашел, только
кучку файлов в Support. А по актуальному MaxV тоже как то все
бестолково организовано. - Mty1(10.03.2024 18:16)
- ну и накой ляд связываться с max2 (археологические древности)? что
б потом смотреть в другую сторону ? Если поковыряться и потом
бросить - то это приемлемый вариант, а если на перспективу - то не
катит. - Zoro(10.03.2024 12:14)
- Семейство MAX2, да - старо, но оно просто и это поможет понять суть
ПЛИС. Плюсом это доступно, да ещё и дешево. Соглашусь, что
закладывать это семейство на перспективу не стоит, видимо сейчас
вообще ничего кроме китайского рассматривать нельзя. - DH(10.03.2024 18:40)
- Для меня норм - потому что предыдущая ПЛИС в продукте была MAX3000,
с ней заодно разберусь. И мне потрогать надо что такое ПЛИС. Ну и
набор с программатором с доставкой стоит 1160р на Ali. Похожего на
Xlinx я не видел - там все дороже. Но с Xlinx Вы меня
заинтриговали, обязательно попробую. Кстати - может посоветуете
Xilinx чип начального уровня такого же плана или чуть лучше? В
идеале чтобы проц можно было залить простой, если это не сильно
сложно будет. - Mty1(10.03.2024 18:23)
- В этом смысле говиновские GW1N* неплохи для мелких поделий. Бывают
в корпусах QFN32, внутренняя флэшь. Но инструментарий сыроват. - mse homjak(10.03.2024 12:33)
- Спасибо, а сильно сыроват? Можно в продакшене с ним работать? - Mty1(10.03.2024 18:25)
- Сыроват, в смысле, есть некоторые неудобства и глюки. Они и в
других продуктах есть, но говиновское молодое, там встречается
часто. Работать можно, чего бы нет? Я что нахожу, выкладываю сюда и
на электроникс. Там, правда, бурление говен возникло, но пох. Кому
надо, тот примет к сведению. mse homjak(1 знак., 10.03.2024 18:31, ссылка)
- Я когда-то делал простенькие проекты для CPLD в схемном редакторе
Xilinx Foundation. Языки VHDL/Verilog так и не освоил. :-/ - reZident(05.03.2024 14:49)
- Когда то давно пытался на VHDL соскочить, так даже внятного
описания зачем куча хедеров нужна не нашел, сейчас, может, что то
поменялось. Еще текст декодера манчестер видел, не понял, что точка
в тексте значит, может и опечатка была:-) Не сдаваться же из за
такой мелочи, с нуля на AHDL написал, отладил, поперло, передача
сжатого видео по витой паре 10 Мбит, жали сигнальным процем, с меня
только канал, модулятор - демодулятор. Модулятор, как и во всей
радиотехнике - Visitor(53 знак., 11.03.2024 18:04)
- Интересно. А этот Xilinx Foundation он все серии Xilinx чипов
поддерживает? Или только какое то семейство? И для свежих чипов он
есть? - Mty1(05.03.2024 22:25)
- А мне описание схемы текстом нормально зашло, на на AHDL, вот
VHDL/Verilog никак, там куча деклараций непонятных. Потом и не
нужно стало, темы другие теперь. - Visitor(05.03.2024 19:25)
- Из всех сред только квартус показывает результат синтеза в виде
нормальной человеко читаемой схемы. Остальные показывают какую-то
мешанину кубиков. Поэтому для обучения нет ничего лучше
альтеровской среды. - =AlexD=(05.03.2024 13:27)
- Для начала, изучите синтаксис. Потом, побалуйтесь
логикой-триггерками, как "ЛАшечками-ТМочками на макетке".
Рекомендую, таки, Q7.1, у него достаточно простой и интуитивный
симулятор. Потом посмотрите, как люди делают счётчики, всякие
синхронизаторы, работают с логикой, бо там ужэ подход дискретной
логики "як у дидов" не работает. Ну а дальше, как пойдёт. Но будьте
готовы к тому, что синтезатор можэт ваше творение просто
оптимизировать в "0" из-за того, что посчитает, mse homjak(202 знак., 05.03.2024 13:11)
- Если хочется освоить верилог, то мне когда-то неплохо помог
"марсоход"... POV(72 знак., 05.03.2024 12:17, ссылка)
- Кстати - по играм с MAXII и Quartus со Shematic - с сайта Intel
версия Quartus Lite 23.1 поддерживает и MAXII и Shematic. Тут шли
дебаты что с версии 13.1 MAXII выпилили. Но то видимо из
профессиональных версий Quartus. PS: Юзаю Shematic для старта,
потом перейду на verilog, не пинайте :) - Mty1(12.06.2024 15:55 - 16:47, pld, полностью)
- Однако! Lattice LFE5U-25F-6BG256I стоят 1+ US$6.1648, 30+ US$5.5682
In Stock: 463 Evgeny_CD(1 знак., 08.04.2023 01:25, pld, ссылка, полностью)
- В общем, прорвало. [LFE5U-25F-6BG256I, LFE5U-25F-6BG256C] даже на Ali лежат массово, цены от ₽500 до ₽900 десятками. Видать,
кто-то их в какой-то дизайн массовый поставил. У этих продаванов
заявление "об отказе от подделки" повеселило. Evgeny_CD(1 знак., 13.06.2023 23:49, ссылка)
- Colorlight 5A-75B, Colorlight 5A-75E - romanetz(18.05.2024 10:04,
)
- У всех толстых каталогов они тоже есть на складах, цены от $12 до
$15 в розницу. Видать, кризис кончился. - Evgeny_CD(13.06.2023 23:56)
- Напоминаю, это очень нехилые FPGA. C, I - комм, инд. 24k LUT, 56
блоков памяти 18Кбит, 28шт 18 X 18 Multipliers, 256 caBGA (14 x 14
mm2, 0.8 mm), 197 IO. - Evgeny_CD(13.06.2023 23:52)
- Ха! Чип-Дип предлагает те же 183 шт, но уже по 1 270 руб. Evgeny_CD(1 знак., 13.06.2023 23:00, ссылка)
- И 20 дублонов за за распайку БГА-корпуса - Kpoк(15.04.2023 16:04)
- Посоветуйте - где в Москве взять CPLD кроме Чип-дипа? MaxV или
CoolrunnerII - Mty1(24.04.2024 14:26, pld, полностью)
Шариковая ручка, 1938 год
В России создается госсистема принятия решений в радиоэлектронике. Под учет попа...
В ассортименте электромеханические реле Finder S.p.A.
Мозг из 105 млн ядер: в США создали суперкомпьютер моделирующий до 180 млн нейроно...
Выручка крупнейших контрактных производителей чипов в прошлом квартале упала на ...
Иртея получит микросхемы от Микрона на 400 млн рублей - Ведомости
Выпущен первый в мире биокомпьютер на человеческих нейронах - 4PDA
Учёные создали невозможный чип: лазер радар 6G в одном кристалле
Умные микросхемы способны менять состояние с мягкого на твёрдое - 4PDA
